曹阳，毕业于哈尔滨工业大学电子学院，硕士。SoC设计领域积累了丰富的开发经验，精通Verilog和System Verilog硬件描述语言，熟悉数字电路设计和验证流程，擅长RTL设计和仿真验证。现就职于华大九天，参与了多款SoC芯片产品的系统架构设计、指令集架构定义以及功能单元设计工作，负责实现功能模块的RTL描述和功能验证，并与团队协作完成系统级验证和性能评估。